隨著微電子工業的發展，集成電路的尺寸不斷縮小、布線密度不斷增加，隨之產生的阻容延遲、串擾噪聲和能量損耗已成為制約其發展的關鍵瓶頸問題，這對集成電路內互連隔離電介質材料的介電常數（k）提出了更高的要求。國際元件及系統技術藍圖指出，在2028年之前亟需發展k值小于2的超低介電常數材料。現有的低k材料，如二氧化硅衍生物、有機高分子材料以及多孔材料等通常k值大于2且存在熱穩定性、機械性能較差等問題，難以滿足實際加工中的工藝要求。
多面體寡聚倍半硅氧烷（POSS）因其優異的熱穩定性、力學性能以及獨特的籠狀結構，被認為是制備低介電常數的理想構筑單元或填料。然而，以往基于POSS的低k材料均圍繞T8 POSS展開，尚未有研究探索籠子尺寸更大的T10和T12 POSS在低k材料制備上的潛力（理論上增大POSS的籠子尺寸能引入更多的孔隙，進一步降低材料的k值）。這主要是因為T8 POSS通常易合成且存在商業化產品，而T10和T12 POSS的制備及純化仍然存在著較大難度。
圖1 c-T8B8、c-T10B10和c-T12B12的制備路線圖
在本研究中，他們首先以商業化的乙烯基POSS混合物為原料，采用柱層析法，利用八乙烯基POSS（T8V8)、十乙烯基POSS（T10V10)和十二乙烯基POSS（T12V12）的極性差異依次實現了分離；隨后通過硅氫加成反應在其外圍修飾上了苯并環丁烯基團，經熱交聯制備出了三種有機-無機雜化材料（c-T8B8、c-T10B10和c-T12B12），制備路線如圖1所示。
圖2 c-T8B8、c-T10B10和c-T12B12三種材料相應的POSS籠體積和介電常數之間的關系以及基于更大尺寸的T14、T16和T18 POSS的材料的介電常數預測值
研究發現隨著POSS籠子尺寸的增加，材料的k值和損耗都呈現下降趨勢（c-T8B8、c-T10B10和c-T12B12在1 MHz時的k值分別2.24、2.02和1.83，損耗分別為0.003，0.0018和0.0015）。正電子湮滅壽命譜證明增大POSS籠子尺寸能賦予材料更多的孔隙（圖3），這也是k值降低的主要原因。有趣的是，該體系中材料的k值與相應POSS的體積呈現線性關系（如圖2所示）。可以預見的是，使用更大籠子尺寸的T14、T16和T18 POSS有望將材料的k值降低到1.5以下。此外，所得材料還呈現出優異的綜合性能，如高透明性、低表面粗糙度（圖4）、優異的熱穩定性和力學性能、疏水性，即使在水中浸泡3天或在300℃高溫下，這些材料依然能維持優異的介電性能（圖5）。本項工作不僅為綜合性能優異的超低介電常數材料的開發提供了新的思路，也為未來集成電路用超低介電常數材料提供了備選。
圖3 c-T8B8、c-T10B10和c-T12B12三種材料的正電子湮滅壽命譜
圖4 c-T8B8、c-T10B10和c-T12B12三種材料的透明性和表面粗糙度
圖5 c-T8B8、c-T10B10和c-T12B12三種材料的 (A) 熱失重曲線，(B）25-300℃的介電常數和損耗，(C) 溫度-形變曲線，(D) 納米壓痕曲線，(E) 水接觸角，(E) 在水中浸泡3天后的介電常數和損耗
相關成果以“Polyhedral Oligomeric Silsesquioxanes Based Ultralow-k Materials: The Effect of Cage Size”發表在Advanced Functional Materials（Adv. Funct. Mater. 2021, 2102074，DOI：10.1002/adfm.202102074）上。文章通訊作者為四川大學高分子科學與工程學院傅強教授和韓迪博士，第一作者為四川大學高分子科學與工程學院碩士生周岱林。感謝國家自然科學基金創新研究群體項目（No. 51721091）和國家自然科學基金青年基金（No. 52003173）對本工作的大力支持！感謝四川大學廖霞教授在正電子湮滅壽命譜測試中的支持與幫助！感謝北京大學張文彬研究員、邵宇博士本工作的技術支持和討論，也感謝華南理工大學雷環宇同學對相關結果的討論！
論文信息：Adv. Funct. Mater. 2021, 2102074, DOI：10.1002/adfm.202102074
原文鏈接：https://onlinelibrary.wiley.com/doi/full/10.1002/adfm.202102074
